Bài báo đề xuất một giải pháp tái cấu hình cho bộ tổ hợp tần số (THTS) có cấu trúc lai giữa DDS (Direct Digital Synthesizer) với PLL (Phase Locked Loop). Trong đó, khối DDS được thực thi trên nền FPGA (Field Programmable Gate Array), tạo tần số tham chiếu cho khối PLL; khối PLL sử dụng công nghệ CMOS, có khả năng tái cấu hình để tăng tốc độ điều hưởng, không cần sử dụng bộ phát hiện khóa và được điều khiển bằng phần mềm. Giải pháp này cho phép bộ THTS hoạt động trong các chế độ khác nhau, từ đó có thể tối ưu về tốc độ điều hưởng, năng lượng tiêu thụ hoặc công suất tiêu thụ trung bình. Bộ PLL được sử dụng trong mô hình thiết bị thông tin vô tuyến nhận thức (Cognitive Radio - CR) thực hiện chức năng cảm nhận phổ.